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Verilog HDL
Verilog HDL 學習記錄.。
2022 年 2 月 17 日
TienYao
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優先編碼器使用case(1’b1)
Verilog HDL
偶然發現case的另一用法case(1’...
優先編碼器
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2022 年 2 月 10 日
TienYao
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訊號正負緣偵測
Verilog HDL
正負緣偵測主要是訊透過D Flip Flop產生一...
正負緣偵測
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2022 年 1 月 14 日
TienYao
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Johnson counter
Verilog HDL
Johnson counter (Johnson ...
Johnson counter
計數器
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2022 年 1 月 13 日
TienYao
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簡易計數器設計
Verilog HDL
在 FPGA 設計多少都會用到計數器相關應用，如 ...
計數器
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2022 年 1 月 12 日
TienYao
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為狀態機各個狀態加上有意義的名稱吧
Verilog HDL
在模擬時為狀態機狀態加上名稱，跑模擬時就可以清楚瞭...
狀態機
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2022 年 1 月 6 日
TienYao
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Verilog HDL 訊號命名規則
Verilog HDL
訊號命名原則跟 coding style 一樣重要...
訊號命名
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2022 年 1 月 5 日
TienYao
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generate 用法
Verilog HDL
generate 好用之處在於可以依不同條件下產生...
generate
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深色