Verilog HDL 訊號命名規則

訊號命名原則跟 coding style 一樣重要，尤其代碼量多的工程，一看訊號名稱就大概知道此訊號的特徵 debug 也清楚 ，日後維護也方便。以下是我個人常用的方法。

頂層模塊FPGA輸入實際名稱用大寫，字跟字間用底線區分。

input SIGNAL_NAME

sub module 輸入訊號前面加i

input iSignalName

sub module 輸出訊號前面加o

output oSignalName

reg 類型訊號前面加r

reg rSignalName

wire 類型訊號前面加w

wire wSignalName

輸入訊號為 vectors 類型訊號前面加 iv

input [7:0] ivSignalName

輸出訊號為 vectors 類型訊號前面加 ov

output [7:0] ovSignalName

reg 為 vectors 類型前面加rv

reg [7:0] rvSignalName

wire 為 vectors 類型前面加 wv

wire [7:0] wvSignalName

輸入訊號為 low active 前面加大寫 N

input SignalNameN

D Flip Flop 輸出端後面加 _q

reg rSignalName_q

D Flip Flop 輸入端後面加 _d

reg rSignalName_d