學習筆記

訊號正負緣偵測

正負緣偵測主要是訊透過D Flip Flop產生一個clock時間的差異後再處理,一般會有二種寫法來實現。 (1) 把其中一個訊號反相再AND處理即可產生正/負緣訊號。 assign POS_sign...

Continue reading...

簡易計數器設計

在 FPGA 設計多少都會用到計數器相關應用,如 watch dog、 PWM 、除頻器等等,而計數器設計大致會有二個條件 :(1)什麼條件下計數(2)什麼條件下重新計數掌握了這二個條件就可以設計一個...

Continue reading...

頻率計設計

此頻率計是用 50MHz 作採樣,所以解析度以 20us 為一個單位,其構思為抓取量測訊號的正緣,直到下一個正緣來臨前使用計數器計數,下一個正緣到達時則清空計數器且重新計算,而計數器的長度決定可以抓取...

Continue reading...

Verilog HDL 訊號命名規則

訊號命名原則跟 coding style 一樣重要,尤其代碼量多的工程,一看訊號名稱就大概知道此訊號的特徵 debug 也清楚 ,日後維護也方便。以下是我個人常用的方法。 頂層模塊FPGA輸入實際名稱...

Continue reading...

generate 用法

generate 好用之處在於可以依不同條件下產生不同實體模組,這樣對系統的靈活性有很大的幫助。 以下為 generate 的特徵 generate 有 generate for, generate ...

Continue reading...